10月14日，IBM与西门子共同宣布达成一项新的研究合作，目标是推进IBM今年早些时候发布的纳米堆叠（nanostack）晶体管架构，加快这一三维晶体管设计从实验室走向晶圆厂的量产进程。

根据IBM官方新闻稿，双方将把IBM在半导体器件创新领域的积累，与西门子在电子设计自动化（EDA）、工艺仿真、光刻优化以及先进制造软件方面的能力结合起来，共同加速纳米堆叠技术的开发。合作的一项重点是开发该架构的先进虚拟模型，以便在芯片实际制造之前就对性能进行建模、优化设计，并提前解决可能遇到的制造难题。

从二维平铺到三维堆叠

IBM于今年6月首次发布纳米堆叠架构，并称其为业界首个已知的三维纳米片（nanosheet）设计。与当前行业主流思路——把晶体管平铺在二维平面上、不断缩小彼此间距——不同，纳米堆叠将晶体管在垂直方向上进行堆叠，并采用错位排列，从而在相同面积内塞进更多晶体管。

在目前的7埃（约0.7纳米）节点下，这一设计可以在指甲盖大小的面积内集成接近1000亿个晶体管，密度大约是IBM在2021年发布的2纳米测试芯片的两倍。该设计还允许在每个堆叠层中选用不同的材料组合，从而独立优化单个晶体管的性能与功耗。

性能与能效的跃升

IBM此前公布的研究结果显示，与2纳米节点相比，纳米堆叠架构在同等功耗下可实现最高50%的性能提升，或在同等性能下将功耗最高降低70%。在VLSI 2026研讨会上，IBM还报告称该架构在SRAM（静态随机存取存储器）上实现了40%的微缩改进，这对于AI工作负载所依赖的高带宽内存具有重要意义。

IBM研究总监Jay Gambetta在发布会上表示，团队并非只是把晶体管做得更小，而是在重新发明芯片的构建方式，以换取显著更高的性能与能效。IBM硅技术研发副总裁Huiming Bu则指出，纳米堆叠是一个可扩展的晶体管平台，旨在将器件微缩从二维转向三维，代表了半导体行业的新范式，也是未来十年支撑AI及其他新兴技术所需的逻辑微缩路径。

西门子EDA IC组合执行副总裁Ankur Gupta补充称，把半导体微缩推进到埃米时代，需要在器件物理、EDA设计与制造软件，以及制造环节之间开展紧密的协同优化。

从实验室到工厂仍需时日

尽管技术前景可观，IBM此前曾表示，基于纳米堆叠技术的首批产品预计仍需要大约五年时间，才能由合作伙伴投入量产。此次与西门子的合作，正是为了跨越从实验室到工厂之间的鸿沟而设，试图通过更成熟的虚拟建模与制造协同，缩短这一关键周期。

对AI算力的长期供给而言，晶体管密度与能效的每一次代际提升，都直接关系到训练与推理成本。纳米堆叠若如期落地，有望为下一代高性能与高能效芯片打开新的空间。