华为常务董事、终端BG董事长余承东10月4日发布视频透露，华为半导体已在手机、人工智能、通用计算、网络、智能汽车等多个领域成功设计并量产381款τ芯片。

从缩微空间到缩微时间

据余承东介绍，过去芯片性能提升主要依赖不断缩小的晶体管尺寸。但随着晶体管逼近物理极限，靠缩小空间获取性能增益越来越难。华为因此转换思路——向时间要性能。芯片完成任务的时间，不仅花在计算上，也花在数据传输与等待上。τ定律的核心，是让数据少绕路、让计算不用等，用更短时间完成更多任务。

四层协同优化体系

华为以时间（τ）缩微替代几何缩微，作为半导体演进的新指导原则，并提出逻辑折叠（LogicFolding）等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系：

器件层面，通过优化晶体管与互连的电阻及寄生电容，从物理底层压缩器件级时间常数；电路层面，逻辑折叠突破传统平面布局边界，缩短关键路径走线、降低信号传播负载；芯片层面，通过软件、架构、芯片全栈协同设计，按实际负载细粒度调度指令流与数据流；系统层面，定义灵衢总线，重构计算互联协议，实现超节点统一内存编址与原生内存语义，降低系统通信时延。

2031年看齐1.4纳米

据中国日报等媒体报道，该定律由华为董事、半导体业务部总裁何庭波在2026年5月于上海举办的IEEE国际电路与系统研讨会上首次提出。华为预计，到2031年，基于τ定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平，在不单纯依赖极致光刻工艺的前提下实现综合能力进阶。