论文题为《Co-packaged optics for high-performance computing and artificial intelligence》，通讯作者为 SK 海力士 AI 基础设施团队负责人洪承勋（Seunghoon Hong）与弗吉尼亚大学电气与计算机工程系李圭尚（Kyusang Lee）教授，合作方包括伊利诺伊大学厄巴纳-香槟分校、南洋理工大学、麻省理工学院和延世大学的研究人员。

瓶颈从封装里挪到了封装外

在生成式 AI 起步阶段，高带宽内存（HBM）解决的是 AI 加速器封装内部的内存瓶颈，通过大幅提升带宽显著改善了性能表现。但当超大规模 AI 集群把数千颗 GPU 和 HBM 堆叠组合在一起之后，新的瓶颈出现在系统之间的数据传输环节，论文称之为”带宽墙”（bandwidth wall）。

论文给出的关键数据是一组明显的剪刀差：算力吞吐通常每两年增长约 3 倍，而互连带宽在同期只增长约 1.4 倍。差距不断拉大，带宽墙就越来越难绕过。

问题的物理根源在铜线。用于把数据送出芯片封装、在机架之间传输的传统电气互连，随着传输距离增加，信号损耗和功耗都会快速上升，因此被越来越多地视为下一代 AI 数据中心的限制因素。

“即便计算芯片变得更强，如果芯片之间的数据传输跟不上，整体系统性能也无法提升，”李圭尚表示，”用光链路替代存在固有物理限制的铜互连，是通往未来可扩展性最有希望的路径。”

CPO 的思路：把光引擎塞进处理器封装

超大规模 AI 模型已经不在单颗芯片或单台服务器上训练，而是运行在按机架（rack）和 Pod 组织起来的庞大网络中。在这类架构下，系统整体性能不只取决于处理器、内存和 AI 加速器之间的连接，还取决于数据在机架之间流动的效率。

CPO 的核心做法是把光收发器与处理器集成到同一个封装内，让高速电信号只需走封装内部的极短距离，剩下的链路交给光信号完成。光引擎离处理器越近，电信号路径越短，带宽密度和能效就同步提升。

针对下一代 AI 基础设施，研究团队给出了三项明确的性能目标：单节点带宽超过 100 Tb/s、每传输一比特数据的能耗低于 1 pJ、芯片间延迟低于 10 纳秒。论文同时梳理了从 2D 封装到 2.5D 中介层、再到 3D 异构集成的演进路径，并逐一列出了商用化必须攻克的关键技术挑战。

最激进的部分：把光延伸到内存接口

论文最具前瞻性的内容，是提出”以光为中心”（optics-centric）的长期架构设想。目前 CPO 主要解决处理器之间、机架之间的光互连，而 SK 海力士的方向是把光互连继续向内推进，一直延伸到内存接口。

当前的 AI 服务器把 HBM 紧贴 GPU 放置，用数千条电气引线连接，以便快速供给运算所需数据。但 GPU 性能越高，需要的内存容量和数据吞吐量也越大，而 GPU 周围的物理空间有限，持续增加 HBM 堆叠会遇到硬性约束。

SK 海力士给出的方案是不再让内存只能待在 GPU 身边：借助”光中介层”（optical interposer）结构，用光信号把运算资源池与内存资源池直接连接起来，多个 AI 加速器共享同一个大容量内存池。中介层是连接多颗芯片的薄基板，在其中铺设光信号通路，可以缩短 GPU 与内存之间电信号必须走的距离。

“把光互连延伸到内存之后，就能绕过运算芯片周围的物理约束，突破内存容量与布线数量的上限，”李圭尚说，”多个加速器共享一个巨大的内存池，让 AI 模型的规模化拥有更高灵活性。”

不是马上就能买到的产品

需要说明的是，这篇论文并不意味着相关产品立即商用。要在 AI 数据中心大规模应用 CPO，仍有不少技术门槛尚待跨越，包括降低光器件的功耗与发热、开发适配光互连的内存一致性协议、验证光器件在数据中心高温环境下的长期可靠性，以及控制 2.5D/3D 先进封装的良率和量产成本。

论文强调的另一个关键概念是”共同设计”（co-design）——CPO 不是单一器件的升级，而需要把内存器件、控制器、光器件和封装作为一个整体系统协同设计。

这也解释了这篇论文对 SK 海力士自身的意义：其角色正从 HBM 的部件供应商，向参与定义 AI 基础设施系统架构的合作方转变。洪承勋表示，内存公司的角色正在从”单纯提供产品”演变为”帮助客户构建整个系统竞争力的合作伙伴”，公司将继续扩大与客户和生态伙伴的开放合作。