用自对准工艺绕开纳米片的缩放瓶颈

随着先进制程不断向 1 纳米及以下节点推进，传统环栅（GAA）纳米片晶体管在漏电、迁移率、寄生电阻以及制造工艺波动等方面面临越来越大的挑战。当地时间 9 月 29 日，全球前三的晶圆制造设备厂商泛林集团（Lam Research）提出一种自对准互补场效应晶体管（SA-CFET）架构，有望将 CMOS 晶体管继续推进至 10 Å（1 纳米）及以下。

SA-CFET 的核心在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和 SA-TSV（自对准硅通孔）。该架构采用非金属栅极切割设计和中间介质隔离（MDI）来实现功函数分离，同时保持与 N3 规范（42 纳米接触栅极间距、21 纳米金属间距）的兼容性，将原本对套刻精度要求极高的步骤转化为自对准工艺。

CFET 是什么：把两种晶体管垂直叠起来

互补型场效应晶体管（CFET）是一种将 NMOS 和 PMOS 器件垂直堆叠的晶体管架构。相比传统将两类晶体管并排布置，CFET 可以在相同平面面积内实现更高的器件密度，同时增加有效沟道宽度，并改善器件的静电控制能力。

泛林集团的 SA-CFET 通过垂直堆叠 NMOS 与 PMOS，在不单纯依赖平面尺寸缩减的情况下进一步提高晶体管密度。但 CFET 自身也存在金属栅极隔离复杂、接触区域拥挤等集成难题，尺寸继续缩小后相关问题可能进一步加剧。

数字孪生验证：SRAM 面积较 N3 缩小 52.7%

泛林集团介绍称，其 Semiverse Solutions 团队利用 SEMulator3D 数字孪生工艺建模，对 SA-CFET 架构进行了工艺流程和器件结构验证。建模结果显示，该架构能够用于构建 6T SRAM 单元以及非门、与非门、或非门等逻辑单元，其中 6T SRAM 位单元面积达 0.0094 平方微米，相比 N3 缩小 52.7%，相比 A7 CFET 设计缩小 19%。

工艺稳健性方面，模型验证显示所有关键触点层均具有至少 10 纳米的套刻窗口，且相关仿真中没有出现开路或短路故障。泛林集团认为，该架构具有较大的工艺裕度。

仍停留在仿真阶段，量产尚需硬件验证

需要指出的是，上述结果来自数字孪生工艺建模和设计验证，并不意味着 SA-CFET 已经进入量产阶段。比利时微电子研究中心（imec）在今年 7 月发布的制程路线图中预测，2038 年有望实现 0.3 纳米（A3）等级工艺，并明确指出 CFET 垂直堆叠架构是突破物理极限、延续摩尔定律的核心方案；imec 在 9 月发布的 CFET 研究更新中进一步指出，从 A7 逻辑节点开始，行业可能转向基于 CFET 的晶体管架构。

泛林集团的 SA-CFET 方案是在此方向上探索自对准工艺集成路径的一项建模研究，其结论基于仿真验证，距离实际量产验证仍有待后续硬件数据支撑。