从”几何缩微”到”时间缩微”

据多家媒体报道，韬定律由华为公司董事、半导体业务部总裁何庭波在5月25日的2026国际电路与系统研讨会上首次提出，被定位为中国在全球半导体领域首次提出的、指导产业发展的新原则。其核心思路是从”几何缩微”转向”时间（τ）缩微”——不再单纯依靠缩小晶体管尺寸来提升性能，而是压缩芯片内部信号传输的时延。余承东曾用一句话概括两者区别：”摩尔定律追求更小的晶体管；韬定律追求更短、更快的信号路径。”

逻辑折叠如何工作

逻辑折叠是韬定律落地的核心技术。传统SoC的电路平铺在单层晶圆上，计算单元与缓存之间的横向走线距离较长；逻辑折叠则将芯片拆分为上下两层，按逻辑关系分配电路，通过微型垂直互连结构桥接，把关键路径的计算单元与SRAM缓存垂直对齐，从而大幅缩短信号传输距离。

实测性能与密度提升

首款量产落地该技术的手机SoC是麒麟9050 Pro，搭载于华为Mate 90系列。华为称该芯片整机性能较上一代提升31%，关键路径时延降低超过30%。CGTN的报道补充了更多实测数据：麒麟9050 Pro拥有500万个信号键合点和125 TB/s的片间带宽。经济观察报援引华为团队论文称，在逻辑折叠技术支撑下，该芯片每平方毫米晶体管密度从约1.55亿颗提升至约2.38亿颗，这一幅度相当于过去三年依靠几何尺寸缩放迭代获得的总和。

在受限环境下突围

这一架构创新发生在华为难以获取先进制程设备的背景下。余承东此前在被问及EUV（极紫外光刻）设备时表示，EUV当然是制造先进芯片的关键，中国目前正在研发，但现阶段国内仍依靠深紫外光刻（DUV）。逻辑折叠技术正是在获取部分技术受到限制的情况下，用来提升芯片能力的一种方法。

演进路线与长期展望

按照韬定律的演进路线，2026年的芯片P核频率将达到3.1GHz——参考此前报道，麒麟9030 Pro频率为2.75GHz，对应约12.7%的提升。华为还给出了更长期的展望：到2031年，预计实现400+MTr/mm²的晶体管密度与5.0GHz的主频。

目前，搭载麒麟9050 Pro的机型包括华为Mate 90 Pro Max系列、Mate 90 RS非凡大师以及Mate XT 2非凡大师。余承东表示，希望中国半导体产业的产能能够持续爬坡，未来为市场制造出更多先进产品。

市场研究机构路孚特（LSEG）的 SmartEstimate 指标综合了 21 位分析师的预测，并向过往研判准确度更高的分析师赋予更高权重。该指标显示，这家全球最大存储芯片厂商在 7 至 9 月季度的营业利润预期达到 106.1 万亿韩元（约合 5260 亿元人民币）。而在去年同期，三星的营业利润仅为 12.17 万亿韩元（约合 603 亿元人民币）。本次业绩若如期兑现，将是三星连续第四个季度刷新营业利润纪录。

盈利预期已被下调近 8%

需要留意的是，自 8 月底以来，分析师已经把三星的盈利一致预期下调了 7.7%。尽管存储芯片涨价势头有所放缓、韩元汇率走强，三星仍有望交出史上最强单季业绩之一。多家芯片厂商判断，这场始于一年前的芯片紧缺局面还将延续至明年，甚至有可能持续到 2028 年。

背后的核心逻辑是：AI 基础设施的需求增速已经超过了供给扩张速度，存储芯片持续处于供货紧张状态。三星、SK 海力士与美光这几家全球头部存储厂商，均在这一轮涨价周期中取得创纪录的利润与利润率。

涨价放缓引发利润率见顶担忧

不过，第三季度的芯片涨价节奏已经明显放慢。集邦咨询（TrendForce）预测，普通 DRAM 第四季度合约价格环比将上涨 10% 至 15%；对比第二季度约 60% 的环比暴涨，涨幅已大幅回落。集邦咨询研究高级副总裁吴雅婷（Avril Wu）表示，虽然市场依旧处于供给紧张的格局，但后续价格上涨速度预计将会放缓，供应商对于继续大幅提价持谨慎态度，担心此举会大范围损害消费电子的终端需求。

三星曾在 7 月对外表示，计划争取让长期订单覆盖自身约三分之二的存储产能。与同行一样，三星希望借此降低行业周期性暴涨暴跌对自身业务的冲击。来自美国的竞争对手美光认为，2027 至 2028 年芯片市场的供需紧张程度甚至会超过今年；不过该公司预计本季度毛利率将从 87% 小幅下滑至 86.3%。SK 证券分析师韩东熙（Han Dong-hee）测算，三星存储业务第三季度营业利润率预计为 76%，与上一季度持平。

中国厂商切入低端市场

与此同时，三星还要面对来自中国厂商日趋激烈的竞争。目前中国厂商主要布局低端产品线，但同样正在受益于这一轮由 AI 驱动下的存储缺货行情。调研机构 Summit Insights Group 高级研究分析师陈健佳（Kinngai Chan）在一份报告中写道，行业调研显示，越来越多的整机厂商已经开始采用国产 DRAM 以及 NAND 闪存产品。

汇率波动是另一重不利因素。第三季度韩元兑美元升值 14.3%，从 17 年低点强势反弹，创下自 1998 年初之后最大单季度升幅。韩元走强之后，海外业务的盈利在换回本币入账时就会出现缩水。三星的股价自 6 月历史高点至今已经回落大约 25%，但相较今年年初的价位依旧实现翻倍以上的涨幅。

加码 HBM 追赶 SK 海力士

三星计划进一步提升高带宽内存 HBM 的销量。HBM 是 AI 数据中心的关键零部件，三星希望借此缩小与行业龙头 SK 海力士之间的差距。此前由于面向英伟达的产品资质认证进度延后，三星曾经在 HBM 供货上处于落后位置；不过今年该公司通过加大最新一代 HBM4 芯片的出货量，已经实现追赶。摩根大通的预测显示，三星今年 HBM 市场份额有望从去年的 20% 提升至 34%，而 SK 海力士的份额预计将从 60% 下滑至 46%。

三星将于本周四率先发布第三季度的初步业绩，完整详细的数据则会在 10 月下旬对外公布。在 AI 需求带动长达一年以上的涨价行情过后，投资者正在密切关注存储芯片价格涨势降温这一变化。

高通在诉讼中指控 Arm 扣留了按合同应当交付的芯片测试工具，并指责 Arm 向媒体泄露了其在 2024 年发出的”终止重要许可协议”的威胁信函，损害了高通与 Meta 之间的芯片交易合作。高通寻求在未来最长 5 年内停止向 Arm 支付特许权使用费，涉及金额可能高达数十亿美元。

关键争议：1.7 亿美元交易价值缩水？

高通方面的代理律师 Karen Dunn 在开场陈述中表示，高通当时正处于与 Meta 达成协议的边缘，但 Arm 通知高通违反了其架构协议并威胁停止授权，随后据称将这封通知信泄露给了彭博社（Bloomberg）。Meta 担心高通会失去 Arm 许可证，导致双方最终达成的合同价值减少了 1.7 亿美元（约合 11.41 亿元人民币）。”拖延的代价是高昂的，”Dunn 向陪审团表示。

Arm 的代理律师 Gregg LoCascio 则给出了完全不同的说法。他指出，真正发生变化的是 Meta 自身的业务优先级——该公司转向了 AI 眼镜路线，并减少了在 VR 头显领域的投资，因此 Arm 并未给高通造成任何损失。”他们根本没有受到一丝一毫的损害，”LoCascio 称。

下一代架构授权费：1800% 的涨幅之争

在同步进行的法官审判环节，主审法官 Maryellen Noreika 还听取了关于 Arm 是否与高通就下一代芯片技术进行诚信谈判的辩论。高通与 Arm 的现有协议有效期至 2033 年。

高通首席执行官安蒙（Cristiano Amon）在周一的庭审部分出庭作证。高通律师多次引用一张图表，显示 Arm 计算架构第 10 版（ARMv10）的授权费相比第 9 版（ARMv9）大幅增加了 1,800%。在交叉询问中，Arm 的律师追问安蒙是否希望坚持 2013 年架构授权协议中的价格——该协议将每颗芯片（至少包含 5 个 CPU 核心）的专利费上限设置为 1.88 美元（约合 12.6 元人民币）。

Arm 的律师认为，这项源自小型智能手机芯片时代的协议，在 2026 年的市场上定价明显偏低，因为部分数据中心芯片已经拥有高达 288 个 CPU 核心。律师反问安蒙：这种交易结构是否意味着高通只需为其中 5 个 CPU 核心付费，剩下的 283 个核心相当于”白送”。安蒙回应称：”我不这么认为。”

五年免付授权费能否成立，仍待裁决

高通寻求的五年期授权费暂停，可能对 Arm 的销售收入造成重大冲击。不过，法官 Noreika 正在考虑是否驳回合同中的这一条款；如果她最终驳回，高通可能只能寻求金额小得多的损害赔偿。

这场纠纷的源头可追溯至 2022 年，当时 Arm 起诉高通，指控其违反合同；不过高通在 2024 年取得了一场关键胜利。此后双方围绕许可条款的多个回合交锋持续至今，而本次为期五天的审判，正是这段紧张关系的又一个节点。

一份覆盖多领域的交叉许可

华为方面表示，该协议涵盖 5G 设备、计算、人工智能、网络，以及近封装与共封装光学等多个技术领域。除交叉许可外，高通还将收购华为在计算、人工智能、网络及其他技术领域的部分美国专利。华为没有披露这笔交叉许可协议的具体金额，但表示交易完成之后，公司全部专利许可协议的累计总金额预计将超过 69 亿美元（按当前汇率约合 463 亿元人民币）。该交易仍需获得必要的监管批准。

25 年流向首次反转

多家媒体指出，高通将首次成为这笔交易的净支付方，逆转了自 2001 年华为首次向高通支付专利许可费以来、延续约 25 年的费用流向。这也是两家公司之间首份覆盖 5G 技术的专利许可协议。华为称，与高通的协议有助于验证其芯片制造能力。

逻辑折叠是华为”韬定律”（Tau Scaling Law）的一项核心技术，引入了半导体与系统设计的全新思路。据路透社等媒体报道，该技术已被用于华为最新的麒麟 9050 与 9050 Pro 手机处理器，其中 9050 Pro 于今年 9 月随 Mate XT 2 折叠屏手机首次亮相。

技术路线的战略意义

华为将逻辑折叠新架构视为一项突破，认为其能够提升半导体性能，并帮助缩小与台积电等行业领先企业之间的差距。这一技术路线侧重于提升数据传输速度，以弥补中国无法获得阿斯麦（ASML）极紫外（EUV）光刻机所带来的限制——极紫外光刻机被视为生产尖端芯片的关键设备。华为于数月前公布逻辑折叠技术，目前被视作中国实现人工智能领域领先地位、降低对英伟达加速器等外国技术依赖的关键企业之一。

仍需跨过监管门槛

根据美国《哈特-斯科特-罗迪诺法案》（HSR），交易金额超过 1.339 亿美元即须接受美国联邦贸易委员会（FTC）审查，该协议正属于这一范畴。消息公布后，高通盘前股价一度上涨超过 4%。两家公司均表示，协议符合公平、合理、非歧视（FRAND）的许可原则，将在获得必要监管批准后完成。

协议覆盖范围

据华为方面介绍，这是华为与高通之间首份涵盖 5G 技术的专利许可协议。华为表示，交易完成之后，公司全部专利许可协议的累计总金额预计将超过 69 亿美元（按当前汇率约合 463.02 亿元人民币）。

华为称，自 2021 年起，公司的知识产权授权业务已经实现正向收入，这是其多年持续高额研发投入所取得的回报。近年来华为持续加大研发力度。自 2019 年起，美国实施的贸易限制措施使华为采购先进芯片与关键软件的活动受到制约。

历史背景

回顾双方合作历史：早在 2001 年，华为就曾首次向高通支付专利许可费用；2011 年，华为从摩托罗拉手中拿到了自己的第一笔专利授权收入。在此次与高通达成协议之前，华为已于今年 8 月对外公布了与惠普（HP Inc）之间的专利许可合作。

此次协议将高通在通信领域的标准必要专利与华为在 5G、计算及人工智能等方面的专利积累连接起来，有助于降低双方在相关产品上的授权不确定性，也为后续跨厂商的技术协作提供了更清晰的框架。

用自对准工艺绕开纳米片的缩放瓶颈

随着先进制程不断向 1 纳米及以下节点推进，传统环栅（GAA）纳米片晶体管在漏电、迁移率、寄生电阻以及制造工艺波动等方面面临越来越大的挑战。当地时间 9 月 29 日，全球前三的晶圆制造设备厂商泛林集团（Lam Research）提出一种自对准互补场效应晶体管（SA-CFET）架构，有望将 CMOS 晶体管继续推进至 10 Å（1 纳米）及以下。

SA-CFET 的核心在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和 SA-TSV（自对准硅通孔）。该架构采用非金属栅极切割设计和中间介质隔离（MDI）来实现功函数分离，同时保持与 N3 规范（42 纳米接触栅极间距、21 纳米金属间距）的兼容性，将原本对套刻精度要求极高的步骤转化为自对准工艺。

CFET 是什么：把两种晶体管垂直叠起来

互补型场效应晶体管（CFET）是一种将 NMOS 和 PMOS 器件垂直堆叠的晶体管架构。相比传统将两类晶体管并排布置，CFET 可以在相同平面面积内实现更高的器件密度，同时增加有效沟道宽度，并改善器件的静电控制能力。

泛林集团的 SA-CFET 通过垂直堆叠 NMOS 与 PMOS，在不单纯依赖平面尺寸缩减的情况下进一步提高晶体管密度。但 CFET 自身也存在金属栅极隔离复杂、接触区域拥挤等集成难题，尺寸继续缩小后相关问题可能进一步加剧。

数字孪生验证：SRAM 面积较 N3 缩小 52.7%

泛林集团介绍称，其 Semiverse Solutions 团队利用 SEMulator3D 数字孪生工艺建模，对 SA-CFET 架构进行了工艺流程和器件结构验证。建模结果显示，该架构能够用于构建 6T SRAM 单元以及非门、与非门、或非门等逻辑单元，其中 6T SRAM 位单元面积达 0.0094 平方微米，相比 N3 缩小 52.7%，相比 A7 CFET 设计缩小 19%。

工艺稳健性方面，模型验证显示所有关键触点层均具有至少 10 纳米的套刻窗口，且相关仿真中没有出现开路或短路故障。泛林集团认为，该架构具有较大的工艺裕度。

仍停留在仿真阶段，量产尚需硬件验证

需要指出的是，上述结果来自数字孪生工艺建模和设计验证，并不意味着 SA-CFET 已经进入量产阶段。比利时微电子研究中心（imec）在今年 7 月发布的制程路线图中预测，2038 年有望实现 0.3 纳米（A3）等级工艺，并明确指出 CFET 垂直堆叠架构是突破物理极限、延续摩尔定律的核心方案；imec 在 9 月发布的 CFET 研究更新中进一步指出，从 A7 逻辑节点开始，行业可能转向基于 CFET 的晶体管架构。

泛林集团的 SA-CFET 方案是在此方向上探索自对准工艺集成路径的一项建模研究，其结论基于仿真验证，距离实际量产验证仍有待后续硬件数据支撑。

在已涨价基础上进一步上调

IT之家 10 月 5 日消息，韩媒 ddaily 于 10 月 2 日发布博文称，在决定上调 10%~20% 的基础上，台积电计划 2027 年第一季度针对最先进晶圆出货价格再次上调约 6%~8%，理由是制造成本与电力费用上涨。

报道援引半导体业界消息称，台积电 2 纳米制程订单激增，公司已将晶圆订单目标较原计划提高 15% 至 20%。

五座 2 纳米工厂全面运转，产能仍吃紧

为应对订单增长，台积电将位于新竹宝山和高雄等地的 5 座 2 纳米专用量产工厂转入全面运转状态。不过，先进制程产能集中，也让部分客户难以获得新增晶圆配额。

客户寻求第二来源，三星代工迎来机会

高通、AMD 等芯片设计企业面临制造成本上升与单一供应链风险，因此部分客户开始寻求台积电以外的供应来源，三星电子代工业务因此获得潜在订单机会。

三星正推进第 2 代 2 纳米制程 SF2P，目标将良率提升至 70% 以上。若该制程良率稳定性获得验证，三星代工有望承接因台积电涨价和产能紧张而转移的先进制程订单。

双裸片垂直堆叠，逻辑折叠技术首次商用落地

半导体分析机构 Kurnal Insights 于当地时间 9 月 30 日发布了华为麒麟 9050 Pro 芯片的裸片（Die Shot）显微照，首次从物理层面展示了这款芯片的内部结构。照片显示，麒麟 9050 Pro 由两颗尺寸完全相同的裸片垂直堆叠而成，单颗尺寸 11.13 × 10.84 毫米，每颗裸片面积约 120.65 平方毫米，这一面积甚至略小于前代麒麟 9030S 的 122 平方毫米。

两颗裸片分工明确：一颗负责核心计算逻辑，另一颗专用于 SRAM 与缓存，两者通过高密度垂直互连技术连接。这一结构正是华为韬定律”逻辑折叠”（LogicFolding）技术的首次商业化落地。该技术将芯片从传统的平面布局改为垂直堆叠，用极短的垂直互连替代长距离水平走线。

以”时间缩微”替代”几何缩微”

华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台 ChinaXiv 上发表署名论文，提出以”时间（τ）缩微”替代”几何缩微”作为半导体演进的新指导原则，通过逻辑折叠等创新技术持续压缩信号传播时延。

第三方分析师 @Taog_1575 根据 Die Shot 解析称，其逻辑裸片采用中芯国际 N+3 工艺，SRAM 裸片则采用 N+2 工艺。由于单颗裸片面积缩小，单颗裸片的良率应高于麒麟 9030 Pro，但该芯片仅用于 Mate 90 Pro Max 及以上版本，整体封装良率可能仍然偏低。

晶体管密度提升 55%，功耗不升反降

晶体管密度方面，何庭波此前在论文中表示，麒麟 9050 Pro 的等效晶体管密度从麒麟 9030 Pro 的每平方毫米约 1.55 亿个提升至约 2.38 亿个，增幅约 55%。何庭波表示，这一增幅”相当于我们此前三年依靠几何尺寸缩小所取得的成果总和”。

按直觉，功耗密度本应随密度提升而同步攀升，但论文给出的结果却截然相反——在性能对齐的条件下，麒麟 9050 Pro 在真实负载基准测试中实现的 NPU 功耗降低 66%、GPU 功耗降低 58%、CPU 性能核功耗降低 41%。

市场研究机构伯恩斯坦将这一进展称为”被低估的突破”，并指出良率与散热仍是 3D 堆叠技术在大规模量产中需要持续解决的工程挑战。伯恩斯坦报告显示，麒麟 9050 Pro 将移动芯片与苹果的技术差距缩小至约三年，而上一代差距约为四年。

随 Mate 90 系列登场，端侧可跑 30B 大模型

在 10 月 1 日的 Mate 90 系列发布会上，余承东正式揭晓了该系列的芯片阵容：标准版搭载麒麟 9030，Mate 90 Pro 搭载麒麟 9035，Mate 90 Pro Max 典藏版与 Mate 90 RS 非凡大师搭载麒麟 9050 Pro。

据华为发布会公布的数据，Mate 90 Pro Max 整机性能较上代提升 31%，Mate 90 Pro 提升 20%，标准版提升 27%。麒麟 9050 Pro 集成灵犀 CPU、马良 GPU 和达芬奇架构 NPU，其中马良 GPU 计算单元与缓存翻倍，NPU 支持在端侧部署 30B 参数的混合专家架构大模型。

值得注意的是，麒麟 9050 Pro 早在 9 月 7 日已随 Mate XT 2 三折叠手机首发亮相。从行业视角来看，这条技术路径的持续演进，将决定华为芯片未来能在多大程度上缩小与最先进制程的差距。国研新经济研究院创始院长朱克力在接受《经济参考报》采访时表示，首款采用逻辑折叠技术的高性能芯片发布，”最大价值在于完成从技术攻关到大规模商业跑通的闭环验证，证明依托体系创新、架构创新，走出后摩尔时代的差异化技术路线具备现实可行性”。

从缩微空间到缩微时间

据余承东介绍，过去芯片性能提升主要依赖不断缩小的晶体管尺寸。但随着晶体管逼近物理极限，靠缩小空间获取性能增益越来越难。华为因此转换思路——向时间要性能。芯片完成任务的时间，不仅花在计算上，也花在数据传输与等待上。τ定律的核心，是让数据少绕路、让计算不用等，用更短时间完成更多任务。

四层协同优化体系

华为以时间（τ）缩微替代几何缩微，作为半导体演进的新指导原则，并提出逻辑折叠（LogicFolding）等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系：

器件层面，通过优化晶体管与互连的电阻及寄生电容，从物理底层压缩器件级时间常数；电路层面，逻辑折叠突破传统平面布局边界，缩短关键路径走线、降低信号传播负载；芯片层面，通过软件、架构、芯片全栈协同设计，按实际负载细粒度调度指令流与数据流；系统层面，定义灵衢总线，重构计算互联协议，实现超节点统一内存编址与原生内存语义，降低系统通信时延。

2031年看齐1.4纳米

据中国日报等媒体报道，该定律由华为董事、半导体业务部总裁何庭波在2026年5月于上海举办的IEEE国际电路与系统研讨会上首次提出。华为预计，到2031年，基于τ定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平，在不单纯依赖极致光刻工艺的前提下实现综合能力进阶。

芯片设计软件与半导体知识产权（IP）厂商新思科技（Synopsys，纳斯达克代码：SNPS）于 9 月 30 日宣布，与亚马逊达成一项多年期战略协议，交易规模超过 10 亿美元。双方将围绕定制芯片展开更深合作，亚马逊也成为新思科技应用优化型芯片 IP 业务的主要客户。

协议要点

根据新思科技发布的消息，这项多年期、价值超过 10 亿美元的协议，标志着其硅 IP 业务的重要扩展。新思科技将为亚马逊的自研芯片与云计算基础设施提供硅 IP 及人工智能驱动的工程设计软件，合作模式由此前的授权向”授权加版税”演进，随着量产规模扩大，双方均可分享价值。

亚马逊长期投入自研芯片，产品组合涵盖用于云安全的 Nitro、通用计算的 Graviton，以及面向人工智能训练与推理的 Trainium。在双方超过 15 年合作的基础上，新协议将亚马逊对新思 IP 的使用扩展到应用优化型硅 IP，同时纳入电子设计自动化（EDA）工具、仿真与分析技术，以及智能体式人工智能方案。

人工智能贯穿芯片到系统

协议还涉及在 Trainium 与 Graviton 上加速多物理场（multiphysics）解决方案，并把人工智能引入”从芯片到系统”的全流程工程：部署新思科技的人工智能 EDA、基于物理的仿真与智能体式 AI，开发定制化的智能体 AI 能力，帮助亚马逊工程团队更高效地进行芯片与系统的设计、分析、优化和验证。

新思科技方面也将采用亚马逊 EC2 计算实例、云存储服务，以及 Amazon Bedrock 来构建和部署 AI 应用与智能体，并将其工程软件针对 Trainium 和 Graviton 进行优化。

双方表态

亚马逊基础 AI、定制芯片与量子计算业务高级副总裁 Peter DeSantis 表示，亚马逊投入定制芯片已超过十年，从 Graviton 到 Trainium，专用芯片以更低的成本提供了更优的性能；随着芯片设计日趋复杂、人工智能重塑工程流程，新思科技的 IP 与 AI 工具能帮助亚马逊在设计中更快推进。

新思科技总裁兼首席执行官 Sassine Ghazi 称，专用硅是 AWS 创新的核心，随着公司拓展应用优化型 IP 业务，很高兴有亚马逊作为这一阶段增长的主要客户；结合亚马逊在 AI 基础设施与定制芯片上的领先优势，以及新思在硅 IP、EDA 与多物理场方案上的能力，双方可以大幅提升团队效率，塑造 AI 原生工程的未来。

消息公布后，新思科技股价在纳斯达克温和上涨。