强调”设计+制造+封装”一体化

陈立武在主题演讲中回答思科总裁兼首席产品官 Jeetu Patel 关于英特尔晶圆厂重要性的提问时表示，芯片企业同时掌握设计、制造和先进封装能力至关重要。他认为，晶圆代工业务需要先进制程技术，并对良率、缺陷率、生产周期和工艺波动进行严格管理，以保证产量可预测；不同客户的需求各不相同，代工厂还需具备相应知识产权并支持电子设计自动化（EDA）工具。

先进封装成竞争焦点

陈立武特别强调了先进封装的重要性，即将 CPU、内存、输入输出设备及不同硅芯片整合到同一封装中。他对英特尔 EMIB（嵌入式多芯片互连桥）技术表示信心——该技术通过硅桥连接不同芯片，使多个裸片协同工作，正被英特尔作为与台积电 CoWoS 竞争的先进封装方案。他同时指出，封装基板是当前面临的主要挑战之一，日本和中国台湾地区的企业通过预付款锁定了大量基板供应。

警示 AI 芯片代工过度集中

陈立武表示，全球 AI 芯片制造不应过度依赖单一代工企业。他指出，若将 95% 的订单交给台积电，供应链风险将显著增加。目前英伟达、AMD 和苹果等美国企业几乎都将 AI 芯片生产交给台积电。根据市场研究机构 Counterpoint 的数据，台积电 2026 年第一季度占全球晶圆代工收入的 70% 以上，领先三星电子、中芯国际和英特尔。

代工复苏与制程进展

对于英特尔代工业务的复苏，陈立武表示晶圆代工”并非易事”，需要谨慎推进并投入大量资本，但”过去 18 个月情况已经有所改善”。英特尔此前在 14A 制程良率上遇到困难；2026 年 4 月，公司同意向由特斯拉和 SpaceX 主导的 Terafab 项目提供 14A 制程技术，首款产品预计 2028 年年中推出。2026 年 6 月，英特尔聘请前 SK 海力士 CEO 李锡熙（Lee Seok-hee）担任高级副总裁，负责代工部门先进封装及后端技术研发与制造。

陈立武认为，随着面向推理的 AI 智能体数量持续增长，未来将需要更多计算资源与安全能力。GPU 主要用于 AI 模型训练，而 CPU 负责协调大量 GPU 协同工作并管理应用程序，因此在 AI 推理时代仍具重要作用。

为什么先进封装越来越重要

随着人工智能、高性能计算、5G 通信与物联网等技术的持续演进，芯片制造对集成度、功耗和成本的要求不断提升。在制程微缩难度与成本同步走高的背景下，先进封装被视为延续摩尔定律、支撑高端算力的重要路径。

板级封装凭借产出效率高、成本优势明显的特点，在 CoPoS、FOPLP（面板级扇出封装）以及 TGV（玻璃通孔）互连等先进工艺中的应用日益广泛，产品尺寸由晶圆级向面板级拓展已成为明确趋势。

CMP 这道工序难在哪

在板级封装的进程中，多层再分布互连结构的全局平坦化对 CMP（化学机械抛光）工艺提出了更高要求。板级 CMP 装备的性能直接关系到介质层与金属层的平坦度、缺陷水平及界面质量，是保障互连可靠性和最终芯片良率的核心环节。

与传统晶圆级抛光相比，板级抛光的难点在于面积更大、翘曲与形变更难控制，要在整块面板范围内保持一致的材料去除率，对装备的均匀性控制能力是很大考验。随着板级封装加速进入商业化阶段，产线对高性能板级 CMP 量产装备的需求正在快速上升。

Master-P510APEX 的技术规格

按照华海清科官网信息，Master-P510APEX 面向先进封装、玻璃基板等领域的板级产品，专为 510mm×515mm 规格板件的超平坦化、低缺陷抛光需求设计。

该装备采用双抛光头加双研磨盘的配置，集成在线清洗模块与全自动上下料系统，并配置翻转模块以实现双面抛光需求，可连续稳定运行，满足全自动量产要求。相比单抛光头、单抛光盘的 Master-P510，APEX 版本在产能与自动化程度上更进一步。

据官方介绍，此次出机的 Master-P510APEX 针对大尺寸板级封装的工艺特点进行了系统性设计，具备优异的全板面均匀性与平坦化控制能力，可满足低缺陷抛光要求，并通过智能终点检测与自动化控制实现多种工艺模式的灵活切换，为先进封装产线提供高一致性、高良率的规模化量产支持。

产业意义

先进封装设备此前长期由境外厂商主导，国产装备多在成熟制程环节实现批量应用。Master-P510APEX 进入量产线，说明国内企业在板级封装这一新兴工艺环节上，已经具备提供核心装备的能力。该装备进入产线后，将提升板级封装制程的工艺稳定性与效率，为板级封装能力的自主构建提供关键装备保障。

有研究机构观点认为，在 AI 需求增长、存储扩产、先进制程与封装升级以及国产替代的多重推动下，半导体设备行业整体发展前景良好，前道膜厚与 OCD 量测设备、晶圆探针台、高端探针卡、半导体测试设备等国产化率较低的环节，正处于客户验证加速、订单放量和国产份额提升的关键阶段。

据发布会现场信息，这款芯片拥有 16 倍于传统手机内存的带宽，实现高达 330 词元每秒的端侧推理速度。词元即大模型每秒生成的基本文本单元，这一指标意味着手机本地运行的 AI 助手，首次可以做到接近”打字速度”级别的实时对话响应。

突破”内存墙”：1.22 TB/s 带宽

玄戒 O100 的核心突破在于”内存墙”的解决思路。普通旗舰手机的内存带宽约为 77 GB/s，而 O100 达到 1.22 TB/s，是前者的 16 倍。其采用近存 AI 计算架构，将 AI 计算单元与存储单元的物理距离压缩到 1.4 微米，通过 258 万个混合键合节点实现”面对面”直连，从而让数据在存储与计算之间高速往返。

绕开 EUV 的两条路线

在量产路线上，O100 走的是”多芯片三维集成”路线：在先进制程受限的背景下，小米选择用先进封装把两片完整晶圆叠成一颗芯片，而非继续缩小晶体管。这一路径与华为同日发布的麒麟 9050 Pro（采用单芯片内三维化”逻辑折叠”方案）形成对照，被外界视为中国半导体产业绕开先进制程封锁的两条不同工程路线。

三芯齐发，2027 年商用

雷军当晚一并发布了三颗自研芯片。除 O100 外，玄戒 O3 为旗舰手机 SoC，采用台积电 3 纳米制程、十核全大核 CPU、行业首发支持长鑫 LPDDR6 内存，将随小米 18 Fold 折叠旗舰首发；玄戒 D100 则是国内首款 3 纳米智驾芯片，最高支持 160 GB 统一内存，可本地部署 2000 亿参数大模型。三颗芯片还可通过 AICube 原型机实现协同计算，在端侧同时运行 1200 亿与 30 亿参数双模型，并支持快慢系统切换。

小米方面称，玄戒 O100 计划于 2027 年正式商用。作为对比，台积电的 CoWoS 先进封装已在数据中心大规模量产并驱动英伟达 H100、H200 等加速器，而 O100 在键合间距（1.4 微米）这一关键参数上已达到全球领先水平，但在商业化进度上仍需追赶。

带宽、功耗与面积的三重改善

按照英伟达公布的数据，相比标准 HBM4E，NVHBM 最高可实现 30% 的内存带宽提升，并降低 15% 的 HBM 功耗；同时最多释放 25% 的 XPU 运算晶粒面积，用于布置更多计算单元。其定制物理层（PHY）接口相比 JEDEC 标准的 HBM4E 减少了 67% 的 I/O 面积，简化了先进封装中硅中介层的布线难度，进一步释放约 80% 的可用硅面积。

英伟达称，NVHBM 采用与未来自家 GPU 相同的技术基础开发，并由多家主要内存供应商完成验证与供货，目标是建立统一的 NVHBM 实施标准。这意味着合作伙伴无需从零适配通用 HBM，可缩短定制加速器的落地周期。

亚马逊成首家合作方

亚马逊旗下的芯片设计公司 Annapurna Labs 成为 NVHBM 的首家合作客户。双方的下一代 Trainium4 芯片将支持 NVLink Fusion，使亚马逊自研 AI 芯片能与英伟达 GPU 在同一机架级架构下协同工作。与此同时，AWS 宣布计划在 2027 至 2028 年间额外部署 200 万颗英伟达 GPU（涵盖 Blackwell Ultra、Rubin 与 Rubin Ultra 架构），这是在 2026 年起部署 100 万颗承诺基础上的追加。

在 Blackwell 产品线上，AWS 的 EC2 G7 实例将配备 RTX PRO 4500 Blackwell 服务器版 GPU，其 AI 推理性能为前代 G6 实例的 4.6 倍，图形性能为 2.1 倍。需要注意的是，已经量产的 Vera Rubin 机柜级系统并未搭载 NVHBM，该技术面向的是未来的定制芯片设计。

从卖芯片到定标准

NVHBM 的发布，标志着英伟达的战略进一步延伸：通过 NVLink Fusion 平台，它不再只是销售 GPU，而是向整个定制 AI 芯片生态输出机架级架构标准。对于先进封装、高带宽内存与接口芯片等产业链环节，这类系统级架构的演进将带来持续的技术与产能拉动。在 AI 竞争从单芯片性能比拼转向系统级架构定义权的当下，内存正成为决定算力上限的关键变量之一。

封装为何成了 AI 芯片的命门

AI 加速器不仅要制造晶圆，还要把裸片与 HBM 以 2.5D 方式键合封装。台积电的 CoWoS（Chip-on-Wafer-on-Substrate）是当前主导平台，却长期产能吃紧，2025 至 2026 年几乎售罄。据报道，英伟达已预订台积电 2026 至 2027 年超过一半的 CoWoS 产能。封装由此从”最后一道工序”变成”系统诞生的关键节点”。

Amkor 的 70 亿美元豪赌

Amkor 总部位于美国亚利桑那州坦佩，是全球规模最大的 OSAT（外包半导体封装与测试）企业。其亚利桑那州皮奥里亚先进封装与测试园区于 2025 年 10 月动工，第一阶段月产能约 2.5 万片晶圆，预计 2028 年初投产；2026 年 5 月 19 日又追加 67 英亩土地，园区总面积达 171 英亩。该项目还获得美国《芯片与科学法案》约 4.07 亿美元拨款及 35% 税收抵免支持。

2026 年 6 月 16 日，Amkor 与台积电签署为期 10 年的协议，在亚利桑那共建先进封装生态，将 2024 年的谅解备忘录转为具约束力的长期框架。AMD 已确认为其小芯片（chiplet）封装客户，英伟达、甲骨文也被列入 AI 封装合作管线，相关 AMD 封装预计 2027 年放量。

增长是真的，风险也不小

财务面已现拐点：Amkor 2026 年第二季度营收同比增长 26%，先进产品营收由一年前的 12.3 亿美元升至 15.6 亿美元，工厂利用率从五成多回升至七成多。公司给出 2030 年营收突破 110 亿美元、毛利率超 22% 的目标，2026 年 Zacks 一致预期每股收益 2.62 美元，同比增长约 74.67%，年初至今股价累计上涨 38.9%。

但隐忧在于，台积电计划将 2026 年资本开支的 10% 至 20% 投入先进封装，亲自下场扩张产能，直接与 Amkor 争夺 AI 与高性能计算封装市场。作为平台方，台积电掌握晶圆分配与技术节奏，Amkor 虽不可或缺，却也面临”供应商陷阱”——关键却难收垄断溢价。

当前 HBM 是怎么造的

HBM 由多个 DRAM 核心裸片通过 TSV（硅通孔）连接到基础裸片，构成 3D 堆叠结构，目前最高可做到 16 层（16-Hi）。HBM 与 GPU 是两颗独立芯片，借助 2.5D 封装共同安装在硅中介层上。每个 HBM 模块通过硅中介层提供 1024 个输入输出与 16 个通道。

相比传统显存 GDDR6（约 24GB 容量、768GB/s 带宽），采用四堆叠的 HBM3E 能省下近一半空间，最高提供 144GB 容量与 4TB/s 带宽，在功耗与运营成本上的优势明显。

旗舰 HBM4 的规格

在 SK海力士的路线图中，HBM4 是顶级产品：DRAM 密度最高 24Gb，单颗容量最高约 36GB，输入输出位宽增至 2048 位，输入输出速度 8Gbps，带宽突破 2TB/s。官方称其功耗效率较 HBM3E 提升 40% 以上，热阻改善 14% 以上，内部集成超过 2 万个 TSV 与 1.6 万余个微凸块，16 层版本正进行资质认证。

突破 16 层极限

随着带宽需求每两代近乎翻番，现有封装面临 2.2 倍散热负担与 TSV 面积持续增加的挑战。SK海力士正在探索混合键合（Hybrid Bonding）：相比现行的 MR-MUF 工艺，混合键合能让核心裸片增厚 24%、TSV 间距缩小至 18 微米以下，并在增加层数的同时把热阻再降 35%。

此外，类似三星 HPB 的思路，SK海力士研发了名为 I-HBM 的局部热点缓解技术，在热点区域嵌入高导热且绝缘的冷却组件，可再降 30% 以上热阻。

拉来英特尔 EMIB

在系统级封装层面，SK海力士的演示材料除列出台积电 CoWoS 系列外，还出现了英特尔的 EMIB（嵌入式多芯片互连桥接）技术。EMIB 通过在基板内嵌入微型硅桥实现芯片间高密度互连，设计更灵活，并能降低成本、提升良率。业界也有英特尔与 SK海力士在内存领域展开合资合作的传闻。

展望未来，SK海力士希望最终把 HBM 直接堆叠在加速器之上，实现真正的 3D 集成。要让这条路走通，设计、材料与中介层技术的协同优化，以及全行业的持续合作，缺一不可。